近日，半導體行業傳來一則重要消息：Cadence楷登電子在先進制程領域取得關鍵進展，其第三代UCIe IP解決方案已成功基于臺積電N3P工藝完成流片驗證，單通道數據傳輸速率突破至64Gbps，為芯粒間高速互聯樹立了新的性能標桿。
作為芯粒（Chiplet）技術的核心支撐，UCIe（Universal Chiplet Interconnect Express）標準分為標準封裝與先進封裝兩大版本。其中先進封裝版本（UCIe-A）通過優化信號傳輸路徑與封裝設計，顯著提升了數據傳輸效率。Cadence此次推出的解決方案在兩種封裝形式下均展現出卓越性能：標準封裝下實現3.6Tbps/mm的邊緣帶寬密度，而采用先進封裝技術后，該指標更躍升至21.08Tbps/mm，較前代產品提升近6倍。
針對人工智能（AI）與高性能計算（HPC）領域對算力與帶寬的嚴苛需求，Cadence對64Gbps UCIe IP進行了深度優化。該方案支持AXI、CXS、CHI-C2C、PCIe及CXL.io等主流協議，可與高速物理層（PHY）實現無縫集成，為多芯粒系統提供穩定可靠的高帶寬互聯通道。測試數據顯示，其信號完整性指標達到行業領先水平，眼圖張開度優異，為復雜計算場景下的數據傳輸提供了堅實保障。
業內分析指出，隨著摩爾定律放緩，芯粒技術已成為延續半導體性能提升的關鍵路徑。Cadence此次與臺積電在N3P制程上的合作，不僅驗證了其IP解決方案在3nm級工藝下的成熟度，更通過UCIe標準的高兼容性，為AI加速器、超算芯片等復雜系統的設計提供了靈活高效的互聯方案。據透露，該IP已獲得多家頭部客戶的評估驗證，預計將在2025年進入量產階段。
